# TSMC hoàn tất nghiên cứu và chứng nhận quy trình sản xuất chip A16 với công nghệ cấp điện mặt sau

- Nguồn: IT Home
- Thời gian phát hành: 2026-08-19 11:11 (giờ Việt Nam)
- Điểm AI: 57/100
- Link AIHOT.vn: https://aihot.vn/items/2faa6949f5adde9f
- Nguồn dữ liệu AI HOT: https://aihot.news/items/cmszl70pv0hb5rodpjr9wsf0u
- Link gốc: https://www.ithome.com/0/991/568.htm

## Tóm tắt AI

TSMC đã hoàn thiện công nghệ A16, quy trình 2nm cải tiến tích hợp công nghệ cấp điện mặt sau (BSPDN), dự kiến sẵn sàng sản xuất hàng loạt vào cuối năm 2026 với hiệu suất vượt trội so với thế hệ tiền nhiệm.

## Thân bài

Theo tin từ IT ngày 19 tháng 8, tờ ETNEWS của Hàn Quốc đưa tin vào ngày 18 (giờ địa phương) rằng, các nguồn tin trong ngành tiết lộ TSMC đã hoàn tất thành công quá trình nghiên cứu và chứng nhận công nghệ quy trình logic A16.

![](https://img.ithome.com/newsuploadfiles/2026/8/bb9daa7e-8ab8-4e30-93c3-2aaf4a8224b3.jpg?x-bce-process=image/format,f_auto)

Công nghệ A16 là một quy trình phái sinh thuộc dòng nút 2nm của TSMC, đồng thời cũng là quy trình tiên tiến đầu tiên của hãng áp dụng công nghệ đường cấp điện mặt sau (backside power rail). Theo thông tin trên trang web chính thức, quy trình này dự kiến sẽ sẵn sàng sản xuất vào nửa cuối năm 2026.

![](https://img.ithome.com/newsuploadfiles/2025/9/9c70709d-0f43-49c5-bdc6-d558c3728b64.png?x-bce-process=image/format,f_auto)

Công nghệ đường cấp điện mặt sau giúp di chuyển các đường dây cấp điện sang mặt sau của tấm wafer, từ đó giải phóng không gian ở mặt trước để bố trí các đường tín hiệu, giúp tăng mật độ logic và hiệu năng. Công nghệ này cũng giúp giảm đáng kể hiện tượng sụt áp, qua đó nâng cao hiệu suất cấp điện.

Đồng thời, công nghệ tiếp điểm mặt sau (backside contact) tiên phong trong ngành của TSMC có khả năng duy trì mật độ cổng, kích thước khung bố trí và độ linh hoạt trong việc điều chỉnh chiều rộng linh kiện tương đương với phương pháp cấp điện mặt trước truyền thống, nhờ đó mang lại mật độ và tốc độ tối ưu.

Cụ thể về các thông số, so với N2P, A16 giúp tăng tốc độ từ 8~10% ở cùng mức điện áp hoạt động, giảm mức tiêu thụ điện năng từ 15~20% ở cùng tốc độ, đồng thời tăng 10% mật độ chip.